22.4.19 TIMx DMA control register (TIMx_DCR)( x = 1, 8 )

Address offset: 0x48
Reset value: 0x0000



Bits 15:13 Reserved, must be kept at reset value.

Bits 12:8 DBL[4:0]: DMA burst length
     5-bit vector นี้กำหนดความยาวของ DMA transfers (the timer รับรู้ a burst transfer เมื่อ a read or a write access ถูกทำ
     ไปยัง the TIMx_DMAR address), เช่น จำนวนของ transfers. Transfers สามารถเป็นใน half-words หรือใน bytes (ดูตัวอย่าง
     ข้างล่าง).
     00000: 1 transfer
     00001: 2 transfers
     00010: 3 transfers
     ...
     10001: 18 transfers
     Example: ให้เราพิจารณาการส่งถ่ายต่อไปนี้: DBL = 7 bytes และ DBA = TIM2_CR1.
     –   ถ้า DBL = 7 bytes และ DBA = TIM2_CR1 แสดง the address ของ the byte ที่จะถูกส่งถ่าย, the address ของ the
     transfer ควรถูกให้โดยสมการต่อไปนี้:
                              (TIMx_CR1 address) + DBA + (DMA index), โดยที่ DMA index = DBL
     ในตัวอย่างนี้, 7 bytes ถูกเพิ่มให้กับ (TIMx_CR1 address) + DBA, ซึ่งให้เร the address จาก/ถึง ซึ่ง the data จะถูกคัดลอก.
     ในกรณีนี้, the transfer จะถูกทำไปยัง 7 registers สตารทจาก the following address: (TIMx_CR1 address) + DBA
     สอดคล้องกับการกำหนดค่าของ the DMA Data Size, หลายกรณีอาจเกิดขึ้น:
     –   ถ้าคุณกำหนดค่า the DMA Data Size ใน half-words, 16-bit data จะถูกส่งถ่ายไปยังแต่ละของ the 7 registers.
     –   ถ้าคุณกำหนดค่า the DMA Data Size ใน bytes, the data จะถูกส่งถ่ายไปยัง 7 registers ด้วย: the first register จะบรรจุ
          the first MSB byte, the second register, the first LSB byte และต่อไป. ดังนั้นด้วย the transfer Timer, คุณจำเป็นต้อง
          ระบุขนาดของ data ที่ส่งถ่ายโดย DMA.

Bits 7:5 Reserved, must be kept at reset value.

Bits 4:0 DBA[4:0]: DMA base address
     5-bits vector นี้กำหนด the base-address สำหรับ DMA transfers (เมื่อ read/write access ถูกทำผ่านทาง the
     TIMx_DMAR address). DBA ถูกกำหนดเป็น an offset(ระยะที่ห่าง) ที่สตารทจาก the address of the TIMx_CR1 register.
     Example:
     00000: TIMx_CR1,
     00001: TIMx_CR2,
     00010: TIMx_SMCR,

Bit 11 OSSR: Off-state selection for Run mode
     บิตนี้ถูกใช้เมื่อ MOE=1 บน channels ที่มี a complementary output ซึ่งถูกกำหนดค่าเป็น outputs. OSSR ไม่ถูกจัดให้มีใช้ถ้าไม่มี
     complementary output ถูกจัดให้มีใช้ใน the timer.
     ดู OC/OCN enable description สำหรับรายละเอียดที่มากขึ้น (Section 22.4.9: TIM1 and TIM8 capture/compare enable
     register (TIMx_CCER)( x = 1, 8 )).
     0: เมื่อ inactive, OC/OCN outputs ถูกปิดการใช้งาน (the timer ปลดปล่อย the output control ซึ่งถูกควบคุมโดย the GPIO
     logic, ซึ่งบังคับ a Hi-Z state).
     1: เมื่อ inactive, OC/OCN outputs ถูกเปิดการใช้งานด้วย inactive level ของมันทันทีที่ CCxE=1 หรือ CCxNE=1 (the output
     ยังคงถูกควบคุมโดย the timer).
  Note: บิตนี้ไม่สามารถถูกแก้ไขตราบเท่าที่ LOCK level 2 ถูกโปรแกรมแล้ว (LOCK bits ใน TIMx_BDTR register).

Bit 10 OSSI: Off-state selection for Idle mode
     บิตนี้ถูกใช้เมื่อ MOE=0 เนื่องจาก a break event หรือโดย a software write, บน channels ที่กำหนดค่าเป็น outputs.
     ดู OC/OCN enable description สำหรับรายละเอียดที่มากขึ้น (Section 22.4.9: TIM1 and TIM8 capture/compare enable
     register (TIMx_CCER)( x = 1, 8 )).
     0: เมื่อ inactive, OC/OCN outputs ถูกปิดการใช้งาน (the timer ปลดปล่อย the output control ซึ่งถูกควบคุมโดย the GPIO
     logic, ซึ่งกำหนด a Hi-Z state).
     1: เมื่อ inactive, OC/OCN outputs ถูกบังคับเป็นอันดับแรกด้วย inactive level ของมันจากนั้นบังคับเป็น idle level หลังจาก the
     deadtime. The timer รักษาการควบคุมของมันครอบคุม the output.
  Note: บิตนี้ไม่สามารถถูกแก้ไขทันทีที่ LOCK level 2 ถูกโปรแกรมแล้ว (LOCK bits ใน TIMx_BDTR register).

22.4.18 TIMx break and dead-time register (TIMx_BDTR)( x = 1, 8 )

Address offset: 0x44
Reset value: 0x0000 0000



Note: ตามที่ the bits BK2P, BK2E, BK2F[3:0], BKF[3:0], AOE, BKP, BKE, OSSI, OSSR and DTG[7:0] สามารถถูกล็อคการ
          เขียนได้ขึ้นอยู่กับ the LOCK configuration, มันจำเป็นต้องกำหนดค่าทั้งหมดของพวกมันในระหว่าง the first write access ไป
          ยัง the TIMx_BDTR register.

Bits 31:26 Reserved, must be kept at reset value.

Bit 25 BK2P: Break 2 polarity
     0: Break input BRK2 is active low
     1: Break input BRK2 is active high
  Note: บิตนี้ไม่สามารถถูกแก้ไขได้ตราบเท่าที่ LOCK level 1 ถูกโปรแกรมแล้ว (LOCK bits in TIMx_BDTR register).
  Note: การดำเนินการเขียนไปยังบิตนี้จะใช้ a delay of 1 APB clock cycle เพื่อให้มีผล.

Bit 24 BK2E: Break 2 enable
     บิตนี้เปิดใช้งาน the complete break 2 protection (รวมถึงแหล่งที่มาทั้งหมดที่เชื่อมต่อกับ bk_acth and BKIN sources, ตาม
     Figure 191: Break and Break2 circuitry overview).
     0: Break2 function disabled
     1: Break2 function enabled
  Note: The BRKIN2 ต้องถูกใช้เฉพาะกับ OSSR = OSSI = 1.
  Note: บิตนี้ไม่สามารถถูกแก้ไขได้ตราบเท่าที่ LOCK level 1 ถูกโปรแกรมแล้ว (LOCK bits in TIMx_BDTR register).
  Note: การดำเนินการเขียนไปยังบิตนี้จะใช้ a delay of 1 APB clock cycle เพื่อให้มีผล.

Bits 23:20 BK2F[3:0]: Break 2 filter
     bit-field นี้กำหนดความถี่ที่ใช้ในการสุ่ม BRK2 input และความยาวของ the digital filter ที่ใช้กับ BRK2. The digital filter ทำจาก
     an event counter ที่ N consecutive events จำเป็นต้องตรวจสอบความถูกต้อง a transition บน the output:
     0000: No filter, BRK2 ทำงานไม่ประสานพร้อมกัน
     0001: fSAMPLING=fCK_INT, N=2
     0010: fSAMPLING=fCK_INT, N=4
     0011: fSAMPLING=fCK_INT, N=8
     0100: fSAMPLING=fDTS/2, N=6
     0101: fSAMPLING=fDTS/2, N=8
     0110: fSAMPLING=fDTS/4, N=6
     0111: fSAMPLING=fDTS/4, N=8
     1000: fSAMPLING=fDTS/8, N=6
     1001: fSAMPLING=fDTS/8, N=8
     1010: fSAMPLING=fDTS/16, N=5
     1011: fSAMPLING=fDTS/16, N=6
     1100: fSAMPLING=fDTS/16, N=8
     1101: fSAMPLING=fDTS/32, N=5
     1110: fSAMPLING=fDTS/32, N=6
     1111: fSAMPLING=fDTS/32, N=8
  Note: บิตนี้ไม่สามารถถูกแก้ไขได้ตราบเท่าที่ LOCK level 1 ถูกโปรแกรมแล้ว (LOCK bits in TIMx_BDTR register).

Bits 19:16 BKF[3:0]: Break filter
     bit-field นี้กำหนดความถี่ที่ใช้ในการสุ่ม BRK input และความยาวของ the digital filter ที่ใช้กับ BRK. The digital filter ทำจาก
     an event counter ที่ N consecutive events จำเป็นต้องตรวจสอบความถูกต้อง a transition บน the output:
     0000: No filter, BRK ทำงานไม่ประสานพร้อมกัน
     0001: fSAMPLING=fCK_INT, N=2
     0010: fSAMPLING=fCK_INT, N=4
     0011: fSAMPLING=fCK_INT, N=8
     0100: fSAMPLING=fDTS/2, N=6
     0101: fSAMPLING=fDTS/2, N=8
     0110: fSAMPLING=fDTS/4, N=6
     0111: fSAMPLING=fDTS/4, N=8
     1000: fSAMPLING=fDTS/8, N=6
     1001: fSAMPLING=fDTS/8, N=8
     1010: fSAMPLING=fDTS/16, N=5
     1011: fSAMPLING=fDTS/16, N=6
     1100: fSAMPLING=fDTS/16, N=8
     1101: fSAMPLING=fDTS/32, N=5
     1110: fSAMPLING=fDTS/32, N=6
     1111: fSAMPLING=fDTS/32, N=8
  Note: บิตนี้ไม่สามารถถูกแก้ไขได้ตราบเท่าที่ LOCK level 1 ถูกโปรแกรมแล้ว (LOCK bits in TIMx_BDTR register).

22.4.13 TIMx repetition counter register (TIMx_RCR)( x = 1, 8 )

Address offset: 0x30
Reset value: 0x0000



Bits 15:0 REP[15:0]: Repetition counter value
     บิตเหล่านี้ยอมให้ผู้ใช้ตั้งค่าอัตราการอัปเดตของ the compare registers (ตัวอย่างเช่น การส่งถ่ายเป็นระยะจาก preload ถึง active
     registers) เมื่อ preload registers ถูกเปิดกาใช้งาน, เช่นเดียวกันกับ the update interrupt generation rate, ถ้า interrupt นี้
     ถูกเปิดกาใช้งาน.
     แต่ละครั้งที่ the REP_CNT related downcounter ลงถึงศูนย์, an update event จะถูกสร้างและมันจะสตาร์ทใหม่การนับจาก REP
     value. ตามที่ REP_CNT ถูกโหลดใหม่ด้วย REP value ได้เฉพาะที่ the repetition update event U_RC, การเขียนใดๆไปยัง the
     TIMx_RCR register จะไม่ถูกคำนึงถึงจนกระทั่ง the next repetition update event.
     หมายความว่าใน PWM mode (REP+1) ตรงกันกับ :
     จำนวนของ PWM periods ใน edge-aligned mode
     จำนวนของ half PWM period ใน center-aligned mode