STM32F7 18 LCD-TFT display controller (LTDC)

18.7.2 LTDC back porch configuration register (LTDC_BPCR)

รีจีสเตอร์นี้กำหนดจำนวนสะสมของ horizontal synchronization และ back porch pixels ลบ 1 (HSYNC width + HBP - 1) และจำนวนสะสมของ vertical synchronization และ back porch lines ลบ 1 (VSYNC height + VBP - 1). ดูที่ Figure 112 และ Section 18.4: LTDC programmable parameters สำหรับตัวอย่างของการกำหนดค่า.

Address offset: 0x0C
Reset value: 0x0000 0000



Bits 31:28 Reserved, must be kept at reset value.

Bits 27:16 AHBP[11:0]: accumulated horizontal back porch (in units of pixel clock period)
     บิตเหล่านี้กำหนด the accumulated horizontal back porch width ที่รวม the horizontal synchronization และ horizontal
     back porch pixels ลบ 1.
     The horizontal back porch เป็น the period ระหว่าง horizontal synchronization ไปเป็น inactive และการสตาร์ทของ the
     active display part ของ the next scan line.

Bits 15:11 Reserved, must be kept at reset value.

Bits 10:0 AVBP[10:0]: accumulated Vertical back porch (in units of horizontal scan line)
     บิตเหล่านี้กำหนด the accumulated vertical back porch width ที่รวม the vertical synchronization และ vertical back
     porch lines ลบ 1.
     The vertical back porch เป็น the number of horizontal scan lines ที่ a start of frame ถึง the start of the first
     active scan line ของ the next frame.

18.7.3 LTDC active width configuration register (LTDC_AWCR)

รีจีสเตอร์นี้กำหนดจำนวนสะสมของ horizontal synchronization, back porch และ active pixels ลบ 1 (HSYNC width + HBP + active width - 1) และจำนวนสะสมของ vertical synchronization, back porch lines และ active lines ลบ 1 (VSYNC height + BVBP + active height - 1). ดูที่ Figure 112 และ Section 18.4: LTDC programmable parameters สำหรับตัวอย่างของการกำหนดค่า.

Address offset: 0x10
Reset value: 0x0000 0000



Bits 31:28 Reserved, must be kept at reset value.

Bits 27:16 AAW[11:0]: accumulated active width (in units of pixel clock period)
     บิตเหล่านี้กำหนด the accumulated active width ซึ่งรวม the horizontal synchronization, horizontal back porch และ
     active pixels ลบ 1.
     The active width คือ the number of pixels ใน active display area ของ the panel scan line.
     ดูที่ device datasheet สำหรับ maximum active width ที่รองรับตาม maximum pixel clock.

Bits 15:11 Reserved, must be kept at reset value.

Bits 10:0 AAH[10:0]: accumulated active height (in units of horizontal scan line)
     บิตเหล่านี้กำหนด the accumulated height ซึ่งรวม the vertical synchronization, vertical back porch และ the active
     height lines ลบ 1.
     The active height คือ the number of active lines ใน the panel.
     ดูที่ device datasheet สำหรับ maximum active height ที่รองรับตาม maximum pixel clock.

18.7.4 LTDC total width configuration register (LTDC_TWCR)

รีจีสเตอร์นี้กำหนดจำนวนสะสมของ horizontal synchronization, back porch, active และ front porch pixels ลบ 1 (HSYNC width + HBP + active width + HFP - 1) และจำนวนสะสมของ  vertical synchronization, back porch lines, active และ front lines ลบ 1 (VSYNC height + BVBP + active height + VFP - 1). ดูที่ Figure 112 และ Section 18.4: LTDC programmable parameters สำหรับตัวอย่างของการกำหนดค่า.

Address offset: 0x14
Reset value: 0x0000 0000



Bits 31:28 Reserved, must be kept at reset value.

Bits 27:16 TOTALW[11:0]: total width (in units of pixel clock period)
     บิตเหล่านี้กำหนด the accumulated total width ซึ่งรวม the horizontal synchronization, horizontal back porch, active
     width และ horizontal front porch pixels ลบ 1.

Bits 15:11 Reserved, must be kept at reset value.

Bits 10:0 TOTALH[10:0]: total height (in units of horizontal scan line)
     บิตเหล่านี้กำหนด the accumulated height ซึ่งรวม the vertical synchronization, vertical back porch, the active height
     และ vertical front porch height lines ลบ 1.

18.7.5 LTDC global control register (LTDC_GCR)

รีจีสเตอร์นี้กำหนด the global configuration of the LCD-TFT controller.

Address offset: 0x18
Reset value: 0x0000 2220



Bit 31 HSPOL: horizontal synchronization polarity
     บิตนี้ถูกเซ็ตและถูกเคลียร์โดย software.
     0: horizontal synchronization polarity is active low.
     1: horizontal synchronization polarity is active high.

Bit 30 VSPOL: vertical synchronization polarity
     บิตนี้ถูกเซ็ตและถูกเคลียร์โดย software.
     0: vertical synchronization is active low.
     1: vertical synchronization is active high.

Bit 29 DEPOL: not data enable polarity
     บิตนี้ถูกเซ็ตและถูกเคลียร์โดย software.
     0: not data enable polarity is active low.
     1: not data enable polarity is active high.

Bit 28 PCPOL: pixel clock polarity
     บิตนี้ถูกเซ็ตและถูกเคลียร์โดย software.
     0: pixel clock polarity is active low.
     1: pixel clock is active high.

Bits 27:17 Reserved, must be kept at reset value.

Bit 16 DEN: dither enable
     บิตนี้ถูกเซ็ตและถูกเคลียร์โดย software.
     0: dither disable
     1: dither enable

Bit 15 Reserved, must be kept at reset value.

Bits 14:12 DRW[2:0]: dither red width
     บิตเหล่านี้ส่งคืนกลับ the Dither Red Bits.

Bit 11 Reserved, must be kept at reset value.

Bits 10:8 DGW[2:0]: dither green width
     บิตเหล่านี้ส่งคืนกลับ the dither green bits.

Bit 7 Reserved, must be kept at reset value.

Bits 6:4 DBW[2:0]: dither blue width
     บิตเหล่านี้ส่งคืนกลับ the dither blue bits.

Bits 3:1 Reserved, must be kept at reset value.

Bit 0 LTDCEN: LCD-TFT controller enable
     บิตนี้ถูกเซ็ตและถูกเคลียร์โดย software.
     0: LTDC disable
     1: LTDC enable

18.7.6 LTDC shadow reload configuration register (LTDC_SRCR)

รีจีสเตอร์นี้ยอมให้โหลดซ้ำอย่างใดอย่างหนึ่งโดยทันทีหรือในระหว่าง the vertical blanking period, the shadow registers values ไปยัง the active registers. The shadow registers คือทุก Layer1 and Layer2 registers ยกเว้น the LTDC_L1CLUTWR and the LTDC_L2CLUTWR.

Address offset: 0x24
Reset value: 0x0000 0000



Bits 31:2 Reserved, must be kept at reset value.

Bit 1 VBR: vertical blanking reload
     บิตนี้ถูกเซ็ตโดย software และถูกเคลียร์เฉพาะโดย hardware หลังจาก reload (มันไม่สามารถถูกเคลียร์ผ่านทาง register write
     ทันทีที่มันถูกเซ็ต).
     0: ไม่มีผลอะไร
     1: The shadow registers ถูกโหลดซ้ำในระหว่าง the vertical blanking period (ที่ the beginning of the first line หลังจาก
          the active display area).

Bit 0 IMR: immediate reload
     บิตนี้ถูกเซ็ตโดย software และถูกเคลียร์เฉพาะโดย hardware หลังจาก reload.
     0: ไม่มีผลอะไร
     1: The shadow registers ถูกโหลดซ้ำโดยทันที.

Note: The shadow registers จะอ่านกลับ the active values. จนกว่า the reload ถูกทำเสร็จ, the 'old' value จะถูกอ่าน.

18.7.7 LTDC background color configuration register (LTDC_BCCR)

รีจีสเตอร์นี้กำหนด the background color (RGB888).

Address offset: 0x2C
Reset value: 0x0000 0000



Bits 31:24 Reserved, must be kept at reset value.

Bits 23:16 BCRED[7:0]: background color red value
     บิตเหล่านี้กำหนดค่า the background red value.

Bits 15:8 BCGREEN[7:0]: background color green value
     บิตเหล่านี้กำหนดค่า the background green value.

Bits 7:0 BCBLUE[7:0]: background color blue value
     บิตเหล่านี้กำหนดค่า the background blue value.

18.7.8 LTDC interrupt enable register (LTDC_IER)

รีจีสเตอร์นี้กำหนดว่า status flags ใดจะสร้าง an interrupt request โดยการเซ็ตบิตที่ตรงกันเป็น 1.

Address offset: 0x34
Reset value: 0x0000 0000



Bits 31:4 Reserved, must be kept at reset value.

Bit 3 RRIE: register reload interrupt enable
     บิตนี้ถูกเซ็ตและถูกเคลียร์โดย software.
     0: register reload interrupt disable
     1: register reload interrupt enable

Bit 2 TERRIE: transfer error interrupt enable
     บิตนี้ถูกเซ็ตและถูกเคลียร์โดย software.
     0: transfer error interrupt disable
     1: transfer error interrupt enable

Bit 1 FUIE: FIFO underrun interrupt enable
     บิตนี้ถูกเซ็ตและถูกเคลียร์โดย software.
     0: FIFO underrun interrupt disable
     1: FIFO underrun Interrupt enable

Bit 0 LIE: line interrupt enable
     บิตนี้ถูกเซ็ตและถูกเคลียร์โดย software.
     0: line interrupt disable
     1: line interrupt enable

18.7.9 LTDC interrupt status register (LTDC_ISR)

รีจีสเตอร์นี้ส่งคืนกลับ the interrupt status flag.

Address offset: 0x38
Reset value: 0x0000 0000



Bits 31:4 Reserved, must be kept at reset value.

Bit 3 RRIF: register reload interrupt flag
     0: ไม่มี register reload interrupt ถูกสร้าง
     1: register reload interrupt ถูกสร้างเมื่อ a vertical blanking reload เกิดขึ้น (และ the first line หลังจาก the active area
         ถูกถึง)

Bit 2 TERRIF: transfer error interrupt flag
     0: ไม่มี transfer error interrupt ถูกสร้าง
     1: transfer error interrupt ถูกสร้างเมื่อ a bus error เกิดขึ้น

Bit 1 FUIF: FIFO underrun interrupt flag
     0: ไม่มี FIFO underrun interrupt ถูกสร้าง.
     1: FIFO underrun interrupt ถูกสร้าง, ถ้าหนึ่งใน the layer FIFOs ว่างเปล่าและ pixel data ถูกอ่านจาก the FIFO

Bit 0 LIF: line interrupt flag
     0: ไม่มี line interrupt ถูกสร้าง
     1: line interrupt ถูกสร้างเมื่อ a programmed line ถูกถึง