STM32F7 14 Quad-SPI interface (QUADSPI)

14.5.11 QUADSPI polling status match register (QUADSPI _PSMAR)

Address offset: 0x0028
Reset value: 0x0000 0000



Bits 31:0 MATCH[31:0]: Status match
     Value ถูกเปรียบเทียบกับ the masked status register เพื่อให้ได้ a match(คู่ที่เหมือนกัน).
     ฟิลด์นี้สามารถถูกเขียนเฉพาะเมื่อ BUSY = 0.

14.5.12 QUADSPI polling interval register (QUADSPI _PIR)

Address offset: 0x002C
Reset value: 0x0000 0000



Bits 31:16 Reserved, must be kept at reset value.

Bits 15:0 INTERVAL[15:0]: Polling interval
     จำนวนของ CLK cycles ระหว่างการอ่านในระหว่าง automatic polling phases.
     ฟิลด์นี้สามารถถูกเขียนเฉพาะเมื่อ BUSY = 0.

14.5.13 QUADSPI low-power timeout register (QUADSPI_LPTR)

Address offset: 0x0030
Reset value: 0x0000 0000



Bits 31:16 Reserved, must be kept at reset value.

Bits 15:0 TIMEOUT[15:0]: Timeout period
     หลังจากแต่ละ access ใน memory-mapped mode, the QUADSPI ดึงล่วงหน้า the subsequent bytes และถือ bytes เหล่านี้
     ใน the FIFO. ฟิลด์นี้ระบุ CLK cycles จำนวนเท่าใดที่ the QUADSPI รอหลังจากที่ the FIFO เต็มจนถึงมันพุ่งขึ้น nCS, แล้วจึงใส่
     the Flash memory ใน a lower-consumption state.
     ฟิลด์นี้สามารถถูกเขียนเฉพาะเมื่อ BUSY = 0.