SRAM/NOR-Flash chip-select timing register for bank x (FMC_BTRx)Address offset: 0x04 + 8 * (x – 1), (x = 1 to 4)
Reset value: 0x0FFF FFFF
register นี้บรรจุ the control information ของแต่ละ memory bank, ที่ใช้สำหรับ SRAMs, PSRAM and NOR Flash memories. ถ้า the EXTMOD bit ถูกเซ็ตใน the FMC_BCRx register, ดังนั้น register นี้ถูกแยกสำหรับ write และ read access, นั่นคือ, 2 registers มีให้ใช้งาน: หนึ่งเพื่อกำหนดค่า read accesses (register นี้) และหนึ่งเพื่อกำหนดค่า write accesses (FMC_BWTRx registers).

Bits 31:30 Reserved, must be kept at reset value.
Bits 29:28
ACCMOD[1:0]: Access mode
ระบุ the asynchronous access modes ดังแสดงใน the timing diagrams. บิตเหล่านี้ถูกคำนึงถึงเฉพาะเมื่อ the EXTMOD bit
ใน the FMC_BCRx register เป็น 1.
00: access mode A
01: access mode B
10: access mode C
11: access mode D
Bits 27:24
DATLAT[3:0]: (ดู note ข้างล่าง bit description): Data latency for synchronous memory
สำหรับ synchronous access พร้อมด้วย read/write burst mode ถูกเปิดการใช้งาน (BURSTEN / CBURSTRW bits ถูกเซ็ต),
กำหนดจำนวนของ memory clock cycles (+2) เพื่อปล่อยออกไปยัง the memory ก่อน reading/writing the first data.
timing parameter นี้ไม่ถูกแสดงใน HCLK periods, แต่ใน FMC_CLK periods.
สำหรับ asynchronous access, ค่านี้ไม่ต้องสนใจ.
0000: Data latency of 2 CLK clock cycles สำหรับ first burst access
1111: Data latency of 17 CLK clock cycles สำหรับ first burst access (ค่าเริ่มต้นหลังจาก reset)
Bits 23:20
CLKDIV[3:0]: Clock divide ratio (for FMC_CLK signal)
กำหนดคาบเวลาของ of FMC_CLK clock output signal, ที่แสดงในจำนวนของ HCLK cycles:
0000: Reserved
0001: FMC_CLK period = 2 × HCLK periods
0010: FMC_CLK period = 3 × HCLK periods
1111: FMC_CLK period = 16 × HCLK periods (default value after reset)
ใน asynchronous NOR Flash, SRAM or PSRAM accesses, ค่านี้ไม่ต้องสนใจ.
Note: ดูที่ Section 13.5.5: Synchronous transactions for FMC_CLK divider ratio formula)