STM32F7 13 Flexible memory controller (FMC)

13.5.2 Supported memories and transactions

Table 62 ข้างล่างแสดงตัวอย่างของ the supported devices, access modes and transactions เมื่อ the memory data bus เป็น 16-bit wide สำหรับ NOR Flash memory, PSRAM and SRAM. The transactions ไม่ได้รับอนุญาต (หรือไม่ถูกรองรับ) โดย the FMC จะถูกแสดงเป็นสีเทาในตัวอย่างนี้.

13.5.3 General timing rules

Signals synchronization

•   ทุก controller output signals จะเปลี่ยนบน the rising edge ของ the internal clock (HCLK)
•   ใน Synchronous mode (read or write), ทุก output signals จะเปลี่ยนบน the rising edge ของ HCLK. ไม่ว่า the CLKDIV
     value จะเป็นเท่าใด, ทุก outputs จะเปลี่ยนดังนี้:
     –   NOEL/NWEL/ NEL/NADVL/ NADVH /NBLL/ Address valid outputs จะเปลี่ยนบน the falling edge of FMC_CLK clock.
     –   NOEH/ NWEH / NEH/ NOEH/NBLH/ Address invalid outputs จะเปลี่ยนบน the rising edge of FMC_CLK clock.

13.5.4 NOR Flash/PSRAM controller asynchronous transactions

Asynchronous static memories (NOR Flash, PSRAM, SRAM)

•   Signals จะถูกซิงโครไนซ์โดย the internal clock HCLK. clock นี้ไม่ได้ถูกปล่อยออกไปยัง the memory
•   The FMC จะสุ่ม the data เสมอก่อนถอนการยืนยัน the NOE signal. สิ่งนี้รับประกันว่า the memory data hold timing
     constraint จะถูกตรงตาม (Chip Enable ต่ำสุดเป็น high ให้กับ data transition มักจะเป็น 0 ns)
•   ถ้า the Extended mode ถูกเปิดใช้งาน (EXTMOD bit ถูกเซ็ตใน the FMC_BCRx register), มากถึง four extended modes
     (A, B, C and D) มีให้ใช้งาน. มันสามารถทำได้ที่จะผสม A, B, C and D modes สำหรับ read and write operations. ตัวอย่าง
     เช่น, read operation สามารถถูกดำเนินการใน mode A และเขียนใน mode B.
•   ถ้า the Extended mode ถูกปิดใช้งาน (EXTMOD bit ถูกรีเซ็ตใน the FMC_BCRx register), the FMC สามารถทำงานใน
     Mode1 or Mode2 ดังนี้:
     –   Mode 1 เป็น the default mode เมื่อ SRAM/PSRAM memory type ถูกเลือก (MTYP = 0x0 or 0x01 ใน the
          FMC_BCRx register)
     –   Mode 2 เป็น the default mode เมื่อ NOR memory type ถูกเลือก (MTYP = 0x10 ใน the FMC_BCRx register).

Mode 1 - SRAM/PSRAM (CRAM)

The next figures แสดง the read and write transactions สำหรับ the supported modes ถูกตามโดย the required configuration of FMC_BCRx, and FMC_BTRx/FMC_BWTRx registers.




The one HCLK cycle ที่ the end of the write transaction ช่วยรับประกัน the address and data hold time หลังจาก the NWE rising edge. เนื่องจากการมีอยู่ของ HCLK cycle นี้, the DATAST value ต้องมากกว่าศูนย์ (DATAST > 0).

ความแตกต่างเมื่อเปรียบเทียบกับ Mode1 คือการสลับของ NOE และ the independent read and write timings.